（观察者网讯）8月30日，观察者网从国产EDA企业芯和半导体得悉，该公司近期发布了“3DIC先进封装规划剖析全流程”EDA渠道。该渠道联合美国EDA企业新思科技，是业界首个用于3DIC多芯片体系规划剖析的一致渠道，为客户构建了一个彻底集成、功用卓著且易于运用的环境，供给了从开发、规划、验证、信号完整性仿真、电源完整性仿线DIC全流程解决计划。

　　芯和半导体方面表明，该公司与新思科技的基因和特长不同。这个渠道里，新思首要偏重在于规划，芯和偏重在于剖析仿线DIC的特点是工程师在规划流程的每个阶段都要考虑芯片封装的协同剖析，以及信号电热的剖析，所以需求一个深度交融的规划剖析流程。传统上，工程师是独立做芯片规划，然后对芯片做独立剖析；完了今后转给封装工程师独立做封装规划和剖析。由于没有彼此配合彼此协同，这会引起先进封装流程里十分多的往复迭代，浪费时间。

　　跟着芯片制作工艺不断挨近物理极限，芯片的布局规划——异构集成的3DIC先进封装（以下简称“3DIC”）已经成为连续摩尔定律的最佳途径之一。3DIC将不同工艺制程、不同性质的芯片以三维堆叠的方法整合在一个封装体内，供给功用、功耗、面积和本钱的优势，可以为5G移动、HPC、AI、轿车电子等抢先运用供给更高水平的集成、更高功用的核算和更多的内存拜访。

　　但是，3DIC作为一个新的范畴，之前并没有老练的规划剖析解决计划，运用传统的脱节的点东西和流程对规划收敛会带来巨大的应战，而对信号、电源完整性剖析的需求也跟着笔直堆叠的芯片而爆发式增加。

　　芯和半导体此次发布的3DIC先进封装规划剖析全流程EDA渠道，将芯和2.5D/3DIC先进封装剖析计划Metis与新思 3DIC Compiler现有的规划流程无缝结合，突破了传统封装技能的极限，能一同支撑芯片间几十万根数据通道的互联。该渠道充分发挥了芯和在芯片-Interposer-封装整个体系等级的协同仿真剖析才能；一同，它创始了“速度-平衡-精度”三种仿线DIC规划的每一个阶段，能依据自己的运用场景挑选最佳的形式，以完成仿真速度和精度的权衡，更快地收敛到最佳解决计划。

　　芯和半导体联合创始人、高档副总裁代文亮表明：“在3DIC的多芯片环境中，仅仅对单个芯片进行剖析已远远不够，需求上升到整个体系层面一同剖析。芯和的Metis与新思的 3DIC Compiler的集成，为工程师供给了全面的协同规划和协同剖析自动化功用，在规划的每个阶段都能运用到灵敏和强壮的电磁建模仿真剖析才能，更好地优化其全体体系的信号完整性和电源完整性。经过削减 3DIC 的规划迭代加速收敛速度，使咱们的客户可以在封装规划和异构集成架构规划方面不断创新。”